東京高等裁判所 平成７年（行ケ）９２号 判決 1997年4月15日
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
同代表者代表取締役
北岡隆
同訴訟代理人弁理士
上田守
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 荒井寿光
同指定代理人
菅野嘉昭
同
内藤二郎
同
及川泰嘉
同
小池隆
主文
原告の請求を棄却する
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
「特許庁が平成５年審判第２７９４号事件について平成７年１月２０日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決
２ 被告
主文と同旨の判決
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、昭和６０年６月２８日、名称を「半導体メモリ装置」とする発明（以下、「本願発明」という。）につき特許出願（昭和６０年特許願第１４３８００号）をしたが、平成５年１月１２日拒絶査定を受けたので、同年２月１２日審判を請求した。特許庁は、この請求を平成５年審判第２７９４号事件として審理した結果、平成７年１月２０日、「本件審判の請求は、成り立たない。」との審決をし、その謄本は、同年３月２日原告に送達された。
２ 本願発明の要旨
複数列および複数行のマトリクス状に配設された複数のメモリセルを有したメモリセル部と、
複数列および上記メモリセル部における行の数と同じ数の複数行のマトリクス状に配設された複数の予備メモリセルを有した予備セル部と、
複数列および上記メモリセル部における行の数と同じ数の複数行のマトリクス状に配設された複数のパリティ用メモリセルを有したパリティセル部と、
上記メモリセル部における複数列に配設され、それぞれが対応した列に配設された複数のメモリセルに接続された複数のメモリセル用ビット線と、
上記予備セル部における複数列に配設され、それぞれが対応した列に配設された複数の予備メモリセルに接続された複数の予備セル用ビット線と、
上記パリティセル部における複数列に配設され、それぞれが対応した列に配設された複数のパリティ用メモリセルに接続された複数のパリティセル用ビット線と、
上記メモリセル部と予備セル部とパリティセル部における複数行に配設され、それぞれが対応した行に配設された複数のメモリセルと複数の予備メモリセルと複数のパリティセルに接続された複数のワード線と、
上記メモリセル部に不良メモリセルが存在すると不良メモリセルが存在する列と上記予備セル部の予備メモリセルの列と置換するための置換手段と、
上記パリティセル部からパリティセル用ビット線を介して読み出された情報を受け、上記メモリセル部から上記メモリセル用ビット線を介して読み出された情報または上記予備セル部から上記予備セル予備ビット線を介して読み出された情報に誤りがあるか否かを検出し、誤りがある場合は誤り検出信号を出力するパリティチェック手段と、
上記メモリセル部から上記メモリセル用ビット線を介して読み出された情報と上記予備セル部から上記予備セル用ビット線を介して読み出された情報とを受けるとともに上記パリティチェック手段からの出力を受け、上記パリティチェック手段からの誤り検出信号を受けないと上記読み出された情報のうち選択された情報をそのまま出力し、上記パリティチェック手段からの誤り検出信号を受けると上記読み出された情報のうち選択された情報を訂正して出力するエラー訂正手段とを備えたことを特徴とする半導体メモリ装置。
３ 審決の理由の要点
(1) 本願発明の要旨は、前項記載のとおりである。
(2)<１> 特開昭５７－１５２５９７号公報（以下「第１刊行物発明」という。）には、
その目的として「固定的欠陥ビットおよび非固定的欠陥ビットの両方を救済し得るようにした半導体記憶装置」（２頁左上欄１行ないし３行）を提供するものであって、
その目的を達成する為の構成として、第５図と詳細説明の２頁左上欄４行ないし右下欄５行には要約すると以下の構成が記載されている。
水平・垂直余剰メモリセルＤｈ・Ｄｖに接続されている水平パリティビット情報形成用のｍグループのｍ本の余剰データビット線群・垂直パリティビット情報形成用のｋグループのｋ本の余剰データビット線群と、セレクタＳＬ・Ａとｍ×ｋ本のビット線で接続されたメモリセルＣと水平・垂直余剰メモリセルＤｈ・Ｄｖに共通に設けられたワード線ｉとからなる半導体記憶装置において、
水平パリティチェックおよび垂直パリティチェックを行うためのデータビット情報は、セレクタＳＬ１～ＳＬｍとＳＬ・Ａにおいてアドレス信号にしたがって選択されてパリティチェック回路ＰＣｈ、ＰＣｖに供給される。
同時に、水平・垂直余剰メモリセルＤｈ・Ｄｖに記憶されている所望のデータビット情報に関する水平パリティビット情報及び垂直パリティビット情報も、セレクタＳＬ・ＣとＳＬ・Ｄにおいてアドレス信号に従って選択されて回路ＰＣｈ、ＰＣｖに供給されてパリテイビット情報と比較される。
そして、所望のデータビット情報に誤りが検出されるとアンドゲートＧの出力信号によりその論理値は排他的論理和ゲートＥＸ１で反転すなわち訂正されて外部に出力される。
同時に誤り訂正済みデータビット情報は水平・垂直余剰メモリセルＤｈ・Ｄｖの元の記憶位置に再記憶される。
なお、第５図においては書き込み時の信号経路を省略しているが、セレクタＳＬ・Ａ～ＳＬ・Ｄが書込み時には読出し時と反対の動作をするものとすると、外部からの新たな書込みデータは以前のデータと論理が異なるかどうかが排他的論理和ゲートＥＸ２において検査される。この検査結果において、以前のデータと異なる場合、この新たなデータに関係する水平・垂直パリティビット情報が排他的論理和ゲートＥＸ２・ＥＸ４によって変更される。この場合、ゲートＥＸ２・ＥＸ４の出力信号は書込み時のみイネーブルとなるゲートＧ３・Ｇ４を介してセレクタＳＬ・ＣとＳＬ・Ｄに供給される。また、新たなデータは書込み時のみゲートＧ２を介してセレクタＳＬ・Ｂに供給される。
をとり、
この構成によって、
「固定的なビット誤りおよび非固定的なビット誤りを救済できる」（５頁右下欄６行、７行）という作用効果を奏することにより、上記目的を達成した第１刊行物発明が記載されているものと認められる。
<２> また、特開昭５６－２２２９３号公報（以下「第２刊行物発明」という。）には、以下の発明が記載されている。
「第１のメモリにおいてエラーが発生したとき第１のメモリのエラー発生位置の代替え用として使用される第２のメモリを有する記憶装置において、上記第１のメモリの読み出し動作においてエラーが発生したとき該データエラーが再書き込みにより修復可能なエラーであるか否かを判別する手段を設け、上記エラーを修復可能なエラー以外のエラーと判別したときのみ、上記第１のメモリの当該エラービット位置の代替えとして上記第２のメモリを使用する」（３頁左上欄１０行ないし２０行）交代メモリ制御装置
(3) 本願発明と第１刊行物発明とを対比する。
<１> 第１刊行物発明の「メモリセルＣ」、「水平・垂直余剰メモリセルＤｈ・Ｄｖ」・「セレクタＳＬ・Ａとｍ×ｋ本のビット線」、「水平パリティビット情報形成用のｍグループのｍ本の余剰データビット線群・垂直パリティビット情報形成用のｋグループのｋ本の余剰データビット線群」、「パリティチェック回路ＰＣｈ、ＰＣｖ」、「所望のデータビット情報に誤りが検出されるとアンドゲートＧの出力信号によりその論理値は排他的論理和ゲートＥＸ１で反転すなわち訂正されて外部に出力される手段」、「半導体記憶装置」は、それぞれ本願発明の「メモリセル部」、「パリティセル部」、「メモリセル用ビット線」、「パリティセル用ビット線」、「パリティチェック手段」、「エラー訂正手段」、「半導体メモリ」に相当する。
同様に、第１刊行物発明の「水平・垂直余剰メモリセルＤｈ・Ｄｖに共通に設けられたワード線ｉ」と本願発明の「複数のワード線」とを比較すると、第１刊行物発明の「ワード線ｉ」は本願発明にいう「予備セル部」には接続されていないものの「パリティセル部」には接続されていることでは相違がないものと認める。
<２> そうすると、本願発明と第１刊行物発明は、
ＥＣＣ機能を備えた半導体メモリに関するものであって、「メモリセル・・・で発生したソフトエラーがチェック情報記憶用セルに記憶された誤り検出、訂正用のチェック情報を用いて検出、訂正」（平成５年３月１５日付け手続補正書（甲第９号証）４頁１４行ないし１８行）することを目的とし、
その目的を達成する為の構成に欠くことができない事項として特許請求の範囲第１項に記載された次のとおりの「複数例および複数行のマトリクス状に配設された複数のメモリセルを有したメモリセル部と、
複数列および上記メモリセル部における行の数と同じ数の複数行のマトリクス状に配設された複数のパリティ用メモリセルを有したパリティセル部と、
上記メモリセル部における複数例に配設され、それぞれが対応した列に配設された複数のメモリセルに接続された複数のメモリセル用ビット線と、
上記メモリセル部とパリティセル部における複数行に配設され、それぞれが対応した行に配設された複数のメモリセルと複数のパリティセルに接続された複数のワード線と、
上記パリティセル部からパリティセル用ビット線を介して読み出された情報を受け、上記メモリセル部から上記メモリセル用ビット線を介して読み出された情報に誤りがあるか否かを検出し、誤りがある場合は誤り検出信号を出力するパリティチェック手段と、
上記メモリセル部から上記メモリセル用ビット線を介して読み出された情報を受けるとともに上記パリティチェック手段からの出力を受け、上記パリティチェック手段からの誤り検出信号を受けないと上記読み出された情報のうち選択された情報をそのまま出力し、上記パリティチェック手段からの誤り検出信号を受けると上記読み出された情報のうち選択された情報を訂正して出力するエラー訂正手段を備えたことを特徴とする半導体メモリ装置。」
をとり、
この構成によって、
「高歩留でソフトエラーに対する信頼性が向上するばかりでなく、書き込みおよび読み出しに対する制御が簡単になる」（甲第９号証７頁１６行ないし１８行）という効果、具体的には「高歩留かつソフトエラーに対する信頼性が向上するとともに、対応した行に配設されたメモリセル部における複数のメモリセルと・・・パリティセル部における複数のパリティセルとを、ワード線によって一括して選択することができ、メモリセル部と・・・パリティセル部への情報の書き込みおよびメモリセル部と・・・パリティセル部からの情報の読み出しが簡単になり、書き込みおよび読み出しに対する制御が簡単になる。」（甲第９号証４頁１９行ないし５頁８行）という作用・効果を奏する点では一致する。
<３> しかし、本願発明は、ＥＣＣ機能のほかにリダンダンシー機能をも備えた半導体メモリに関するものであって、そのため「固定欠陥を含むメモリセルが予備セルよって置換されるとともに、メモリセルおよび上記置換した予備セルで発生したソフトエラーがチェック情報記憶用セルに記憶された誤り検出、訂正用のチェック情報を用いて検出、訂正」を行うのに対して、第１刊行物発明はリダンダンシー機能を有していない（以下「相違点１」という。）。
この為、本願発明は構成として、
(a)「複数例および上記メモリセル部における行の数と同じ数の複数行のマトリクス状に配設された複数の予備メモリセルを有した予備セル部」ならびに(b)「上記予備セル部における複数列に配設され、それぞれが対応した列に配設された複数の予備メモリセルに接続きれた複数の予備セル用ビット線」(c)上記メモリセル部と予備セル部とパリティセル部における複数行に配設され、それぞれが対応した行に配設された複数のメモリセルと複数の予備メモリセルと複数のパリティセルに接続された「複数のワード線」が「メモリセル部」、「パリティセル部」のほかに予備セル部にも接続されている(d)予備セルから読み出された情報のパリティチェックを行う(e)上記メモリセル部に不良メモリセルが存在すると不良メモリセルが存在する列を上記予備セル部の予備メモリセルの列と置換するために置換手段の各構成を有するのに対して、第１刊行物発明にはないこと（以下「相違点２」という。）、
本願発明は、この構成により「高歩留でソフトエラーに対す信頼性が向上するばかりでなく、書き込みおよび読み出しに対する制御が簡単になる」という効果、具体的には「高歩留かつソフトエラーに対する信頼性が向上するとともに、対応した行に配設されたメモリセル部における複数のメモリセルと・・・パリティセル部における複数のパリティセルとを、ワード線によって一括して選択することができ、メモリセル部と・・・パリティセル部への情報の書き込みおよびメモリセル部と・・・パリティセル部からの情報の読み出しが簡単になり、書き込みおよび読み出しに対する制御が簡単になる。」いうメモリセル部とパリティセル部に与えられる第１刊行物発明が有する効果を、さらに予備セル部にも与えられるという効果を奏する点（以下「相違点３」という。）
が、第１刊行物発明には記載されていないことで相違するものと認められる。
(4)<１> 相違点１についての判断
半導体メモリにリダンダンシー機能（半導体メモリ内に発生した固定欠陥セルを救済する方法として、予備セルを設けて上記欠陥セルを予備セルと置換する機能）を備えることは、第２刊行物発明に記載されているように慣用されている機能であるので、第１刊行物発明メモリセルにも第２刊行物発明に記載される予備セルを設けて主となるメモリセルの欠陥セル対策を施すことは当業者が格別の発明力を要せずになし得る程度のことにすぎないものと認める。
その際、ソフトエラーチェックを主となるメモリセルだけでなく予備セルに記憶させたメモリ内容のパリティチェックをも行う必要があることは、第１刊行物発明に記載されるソフトエラーチェックが半導体メモリにおいて慣用されている機能であり、この機能の目的はメモリから読み出した情報の品質を保証するためのものである以上、主となるメモリセルの欠陥セルの代替セルとなる予備セルからの読み出し情報についてもソフトエラーチェックを行うようにすることは当然のことと認められる。
してみれば、本願発明がＥＣＣ機能のほかにリダンダンシー機能をも備えた半導体メモリに関するものとする目的は、当業者が容易に想到し得たものと認める。
<２> 相違点２についての判断
上記<１>で述べた如く、第１刊行物発明のものにおいても主となるメモリの欠陥セル対策として第２刊行物発明に記載される予備セルを設けることが当業者にとって容易である以上、その目的を達成する為の構成として(a)上記予備セルを設ける(b)予備セル用ビット線を設ける(c)「複数のワード線」が「メモリセル部」、「パリティセル部」のほかに予備セル部にも接続される(d)予備セルから読み出された情報のパリティチェック(e)メモリセル部の不良メモリセルを予備セル部と置換するための置換手段の５つの構成を第１刊行物発明に付加して本願発明のように構成することは当業者が容易に行うことができる必然的な構成変更にすぎないものといえる。
<３> 相違点３についての判断
上記<１>で述べた如く、本願発明は、第１刊行物発明のパリティチェック機能を有するメモリにも第２刊行物発明の予備セルを持たせたものであるので、ソフトエラーチェックを主となるメモリセルだけでなく予備セルに記憶させたメモリから読み出された情報のパリティチェックをも行う必要があることは、第１刊行物発明に記載されるソフトエラーチェックが半導体メモリにおいて慣用されている機能であり、この機能の目的はメモリから読み出した情報の品質を保証するためのものである以上、主となるメモリセルの欠陥セルの代替セルとなる予備セルからのデータ信号についても、ソフトエラーチェックを行うようにすることは当然期待し得る効果にすぎないものと認める。
<４> なお、請求人（原告）は、審判請求理由（乙第４号証）１５頁１行ないし１３行において、「第１引例ないし第６引例には、メモリセル部と予備セル部とパリティセル部とを半導体メモリ装置に内蔵させる点についての開示はなく、しかも、上記した本願発明の特徴点の一つである「ワード線それぞれが、対応した行に配設されたメモリセル部における複数のメモリセルと予備セル部における複数の予備メモリセルとパリティセル部における複数のパリティセルと接続されている」点については全く示されていないので、これら第１引例ないし第６引例をどうように組み合わせて考えようとも、上記した本願発明特有の特徴点までは、例え、当業者と言えども容易に推考できない」と本願発明と刊行物発明との相違について主張をしているが、上記相違点１の当審判断の項で記載したように本願発明の目的が第１刊行物発明においても当業者が容易に想到し得たものと認められるので、審決請求理由での主張を採用することは出来ない。
(5) したがって、本願発明は、第１、第２刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法２９条２項の規定により特許をすることができない。
４ 審決の取消事由
審決の理由の要点(1)、(2)は認める。
同(3)のうち、<１>は認め、<２>のうち、「高歩留」という作用効果を奏する点で一致することは争い、その余は認め、<３>のうち、相違点３の認定は争い、その余は認める。
同(4)、(5)は争う。
審決は、拒絶理由通知を行って原告に反論及び手続補正の機会を与えるべきであったのにこれをしなかった手続上の違法があり、また、第１刊行物の記載事項の理解を誤ったため、一致点の認定を誤り、かつ、相違点についての判断を誤って進歩性の判断を誤った違法があるから、取り消されるべきである。
(1) 取消事由１（手続上の違法）
審決は、第１刊行物発明（甲第６号証）を引用し、本願発明の進歩性判断の根拠としているが、第１刊行物発明については、拒絶理由通知の手続を欠き、出願人である原告に対し意見書提出及び手続補正の機会を与えていないものであり、特許法１５９条２項、５０条の規定に違反する。
すなわち、拒絶理由通知書（甲第２号証）には、特開昭５６－２２２９３号公報（第２刊行物）及び特開昭５６－３７８９６号公報（甲第５号証）が引用例として記載されているにすぎない。また、拒絶査定の謄本（甲第３号証）のかっこ書には、第１刊行物が記載されているが、上記かっこ書は、原告である特許出願人が提出した補正案に対する審査官の単なる見解であり、審査段階でされた拒絶査定の理由を構成するものではない。
さらに、審決中には、第１刊行物発明が周知技術だとする記載はない。
(2) 取消事由２（一致点の認定の誤り）
審決は、本願発明と第１刊行物発明とは、「高歩留」という作用効果を奏する点で一致し、「高歩留・・・」というメモリセル部とパリティセル部に与えちれる第１刊行物発明が有する効果と認定するが、誤りである。
「高歩留」という作用効果を奏するのは、特定のＥＣＣ回路と特定のリダンダンシー回路とを有機的に結合させて構成した本願発明のみであり、第１刊行物発明は、リダンダンシー回路を備えておらず、むしろこれを積極的に排除しており（甲第６号証１頁右下欄９行ないし２頁左上欄３行）、高歩留という効果を奏しないものである。
(3) 取消事由３（相違点１についての判断の誤り）
審決の相違点１についての判断（審決の理由の要点(4)<１>、<４>）は、誤りである。
第１刊行物発明の目的は、従来の「予備の救済ビット線を設けておき、製造段階で発生した固定欠陥ビット線を救済ビット線に置換することにより固定欠陥ビット線を救済して装置の歩留りを向上させるようにしたもの」（甲第６号証１頁右下欄９行ないし１３行）の問題点を解決するためになされたものであり、いわゆるリダンダンシー回路を半導体記憶装置のチップから積極的に排除して特定のＥＣＣ回路のみを内蔵させるようにしたものである。すなわち、第１刊行物発明は、特定のＥＣＣ回路とリダンダンシー回路とを組み合わせて半導体メモリチップに内蔵することを示唆しておらず、逆に積極的にリダンダンシー回路を排除することを明記している。
また、第２刊行物は、単に「交代メモリ制御方式」について一般的に代替え用として使用される第２のメモリを用いることを記載しているにすぎない。
さらに、上記のように、第１刊行物発明は、リダンダンシー回路を積極的に排除するものであるから、第１刊行物発明と第２刊行物発明とを組み合わせて、本願発明を構成することは困難であるといわざるを得ない。
したがって、第２刊行物発明を考慮しても、第１刊行物発明に基づいて当業者が本願発明の目的（解決すべき技術的課題）や構成を容易に想到し得たものであるとすることはできない。
(4) 取消事由４（相違点２についての判断の誤り）
審決の相違点２についての判断は、誤りである。
上記(3)で述べたとおり、第２刊行物発明を考慮しても、第１刊行物発明に基づいて当業者が本願発明の目的（解決すべき技術的課題）や構成を容易に想到することができない以上、相違点２のような(a)ないし(e)の５つの構成を第１刊行物発明に付加して本願発明のように構成することを、当業者が容易に行うことができる必然的な構成変更にすぎないということはできない。
したがって、相違点２に対する審決の判断は、その前提において既に誤っているといわざるを得ない。
(5) 取消事由５（相違点３についての判断の誤り）
審決の相違点３についての判断は、誤りである。
本願発明の奏する効果は、第１刊行物発明や第２刊行物発明が全く奏さない本願発明特有の効果である。
第３ 原告の主張に対する認否及び反論
１ 請求の原因１ないし３は認める。同４は争う。審決の認定、判断は正当であり、手続上の違法もないから、原告主張の誤りはない。
２ 反論
(1) 取消事由１について
<１> 平成３年３月１１日付け拒絶理由通知書（甲第２号証）は、「ＬＳＩメモリにおいて、予備部へ置換するもの及びエラー訂正符号でエラーデータの訂正を行うものは周知である」等と記載されていることから明らかなように、(a)予備部へ置換するものは周知であり、かつ文献Ａとして公知でもある、(b)エラー訂正符号でエラーデータの訂正を行うものは周知であり、かつ文献Ｂとして公知でもある、ということを意味するものであり、公知である技術と同じ技術が周知でもあることが拒絶理由に示されている。審決は、この拒絶理由で示された(a)予備部へ置換するもの、(b)エラー訂正符号でエラーデータの訂正を行うものの２つの周知技術を用いて判断したものであり、拒絶理由に記載された範囲内での判断を行ったものである。審決の理由中に第１刊行物を記載したのは、周知技術を裏付ける意味において引用したものである。
第１刊行物発明が周知であることは、本願明細書（甲第７号証６頁１６行ないし１２頁７行）で、本願発明が出願される約２年前の１９８３年１月２８日に技術研究報告として学会報告された文献ＥＣ８２－７０（乙第５号証）を提示し、この文献に開示されたＥＣＣ回路の詳しい構成例として第１刊行物発明を提示し、かつ詳細説明を行っているように、第１刊行物発明は出願人である原告も周知している証拠であることからも明らかである。
そして、審決は、「第１刊行物発明に記載されるソフトエラーチェックが半導体メモリにおいて慣用されている機能であり」（甲第１号証１７頁１７行ないし１９行）、「第１刊行物発明に記載されるソフトエラーチェックが半導体メモリにおいて慣用されている機能であり、この機能の目的はメモリから読み出した情報の品質を保証するためのものである以上」（同１９頁１３行ないし１７行）との記載で、第１刊行物発明は、周知の技術であるという意味を含んだ「慣用」技術である旨の記載をしている。
<２> さらに、原告は、第１刊行物発明のみならず、第１刊行物発明と第２刊行物発明を組み合わせることは容易でない旨の意見を述べる機会と手続補正を行う機会のいずれも与えられ、それらの機会を十分に活用したものであり、しかも、審判合議体は、審決の結論に至る過程においてこれらの点をすべて考慮、検討した上で審決を行い、検討、考慮した結果を審決に記載しているものである。
すなわち、拒絶査定の謄本（甲第３号証）の備考欄のかっこ書は、一種の行政サービスであり、拒絶査定の理由を構成するものではない。しかしながら、この付記を読んでも審判請求を行うことを決めた出願人にとっては、このかっこ書の記載が審判請求の審判理由の書き方、手続補正の仕方について考慮し得る判断資料となったことは明らかである。本件においても、原告は、審判請求理由補充書（乙第４号証）において、拒絶査定の謄本のかっこ書において引用された技術文献、特に第１刊行物及び第２刊行物について詳細に検討して意見を述べ、さらに、その組み合わせについても容易でない旨の意見を述べている。そして、審決も、請求人の上記主張についても検討したことを付記している（甲第１号証２０頁３行ないし２１頁２行）。
さらに、上記審判請求理由補充書（乙第４号証）と同日付けで、手続補正書（甲第９号証）が提出されており、審判請求理由補充書での検討結果を基に、原査定取消しを目的とした手続補正内容が検討、作成されたものである。そして、審決においても、この手続補正書で補正された事項をすべて採用した上で判断を行っている。
(2) 取消事由２について
高歩留とは、本願発明である半導体メモリ装置においては、固定欠陥を含むセルが予備セルによって置換されることにより、固定欠陥セルを含むにもかかわらず、正常な半導体メモリ装置とし得ることを意味するものである。
これに対して、第１刊行物発明は、その目的として「固定的欠陥ビットおよび非固定的欠陥ビットの両方を救済し得るようにした半導体記憶装置」（甲第６号証２頁左上欄１行ないし３行）を提供するものである。この記載中の「固定的欠陥ビット」を「救済し得る」との記載は、第１刊行物発明は固定的欠陥ビットがあっても、ソフト的に訂正することによりこれを欠陥のないように正常な半導体記憶装置とし得ることを意味していることは明らかであり、このことは歩留りを向上させることそのものである。
してみれば、本願発明がハード的に歩留りを向上させるのに対して、第１刊行物発明はソフト的に歩留りを向上させるとの構成上の違いはあるものの、共に本願発明でいうところの歩留りを向上させるという「高歩留」という目的、効果に体おいては同じであるので、審決が「高歩留」の点で一致していると認定した点に誤りはなく、本願発明は「高歩留」になるというメモリセル部とパリティセル部に与えられる第１刊行物発明が有する効果をさら予備セル部にも与えられるという効果を奏するとの認定にも誤りはない。
(3) 取消事由３について
第１刊行物には、「従来、半導体記憶装置においては予備の救済ビット線を設けておき、・・・という欠点がある。」（甲第６号証１頁右下欄９行ないし１９行）と従来の欠点を指摘し、そのために「本発明はこのような欠点を解決するためになされたもので、その目的は固定的欠陥ビットおよび非固定的欠陥ビットの両方を救済し得るようにした半導体記憶装置を提供することにある。」（同１頁右下欄末行なしい２頁左上欄３行）との記載がある。この記載は、従来の予備の救済ビット線を設けたものでは固定的欠陥ビットは救済できるけれども、非固定的欠陥ビットは救済できないので、第１刊行物発明では水平・垂直パリティチェック方式を用いることにより固定的欠陥ビット、非固定的欠陥ビットの両方を救済できるようにしたというものでしかなく、リダンダンシー回路を積極的に排除するという記載はない。
してみれば、第１刊行物に記載される水平・垂直パリティ方式によるビット誤り訂正回路を用いる半導体記憶装置においても、第１刊行物の従来例の記載にリダンダンシー回路を用いる例が記載されている以上、第１刊行物発明にリダンダンシー回路を組み合わせることにより、より確実に固定的ビット誤りについて訂正しようとすることは、当業者が容易に想到し得たところにすぎず、「半導体メモリにリダンダンシー機能・・・を備えることは、第２刊行物発明に記載されるように慣用されている機能であるので、第１刊行物発明メモリセルにも第２刊行物発明に記載される予備セルを設けて主となるメモリセルの欠陥セル対策を施すことは当業者が格別の発明力を要せずになし得ることが出来る程度のことにすぎない」とした審決の判断に誤りはない。
さらに、パリティチェック技術が主に非固定的ビット誤りを訂正するためにごく普通に用いられていることは周知、慣用のことであるから、リダンダンシー回路を用いるものにおいてもその機能に加えてα線等の入射による非固定的ビット誤りについても訂正しようとすることは、当業者であれば容易に想到し得ることにすぎない。したがって、「主となるメモリセルの欠陥セルの代替セルとなる予備セルからの読み出し情報についてもソフトエラーチェックを行うようにすることはのことと認められる」とした審決の判断に誤りはない。
(4) 取消事由４について
上記(3)で述べたように、第２刊行物発明を考慮して第１刊行物発明に基づいて当業者が本願発明の目的や構成を容易に想到し得たとする審決に誤りはないので、審決の相違点２についての判断にも誤りはない。
(5) 取消事由５について
前記(2)で述べたように、第１刊行物発明も「高歩留」の作用効果を有するので、審決の相違点３についての判断に誤りはない。
第４ 証拠
証拠関係は、本件記録中の書証目録記載のとおりであって、書証の成立はいずれも当事者間に争いがない。
理由
１ 請求の原因１（特許庁における手続の経緯）、同２（本願発明の要旨）及び同３（審決の理由の要点）については、当事者間に争いがない。
そして、審決の理由の要点(2)（第１刊行物、第２刊行物の記載事項の認定）は当事者間に争いがない。
２ そこで、原告主張の取消事由の当否について検討する。
(1) 取消事由２（一致点の認定の誤り）について
<１> 審決の理由の要点(3)（一致点、相違点の認定）のうち、<１>の事実、<２>のうち「高歩留」という作用効果を奏する点で一致することを除く事実、<３>のうち相違点３の認定を除く事実は、当事者間に争いがない。
<２> 本願明細書（甲第９号証５頁１３行ないし７行末行）によれば、上記「高歩留」という効果及び「高歩留」という作用効果を奏する点は、ＥＣＣ回路とリダンダンシー回路とを組み合わせた本願発明の構成の奏する効果であり、本願発明と第１刊行物発明との一致する構成の奏する効果ではないことが認められる。
しかしながら、発明の進歩性の判断は構成についての判断を中心に行い、目的、効果の点は副次的に勘案されるものであるところ、上記のとおり、高歩留に関係する効果の点では一致点の認定に誤りがあるものの、本願発明と第１刊行物発明との構成の一致点については誤りはなく、高歩留に関係する効果の点での一致点の認定の誤りが進歩性の判断の結論に影響するとの事情もうかがわれない。
したがって、原告主張の取消事由２は理由がない。
(2) 取消事由３（相違点１についての判断の誤り）について
<１> 第２刊行物の記載事項は、前記１に説示のとおりである。この事実及び第２刊行物発明の出願公開時期等によれば、半導体メモリにリダンダンシー機能（半導体メモリ内に発生した固定欠陥セルを救済する方法として、予備セルを設けて上記欠陥セルを予備セルと置換する機能）を備えることは、本願出願当時周知慣用の技術であったと認められる。そして、リダンダンシー機能を有する第２刊行物発明も、ＥＣＣ回路を有する第１刊行物発明も、ビット誤りを救済するという技術的課題を共通にするものであるから、第１刊行物発明のメモリセルに上記周知慣用の予備セルを設けて主となるメモリセルの欠陥対策を施すことは、当業者にとって容易になし得る程度のことであると認められる。
さらに、第１刊行物の記載事項は前記１に説示のとおりである。技術事項の内容、第１刊行物発明の出願公開時期及び第１刊行物発明が本願明細書の「従来の技術」の項にも記載されていること（甲第７号証７頁５行、６行）等によれば、パリティチェック技術は、主に非固定的ビット誤りを訂正するために用いられている本願出願当時周知慣用の技術であったと認められところ、リダンダンシー機能と、ＥＣＣ回路を組み合わせるに当たっては、両技術の本来の機能を発揮させるために、主となるメモリについてのエラーチェックを行うことはもちろんのこと、欠陥セル代替となる予備セルについてもエラーチェックを行わなければならないことは明らかである。
<２> 原告は、第１刊行物発明は、逆に積極的にリダンダンシー回路を排除することを明記しており、第１刊行物発明と第２刊行物発明とを組み合わせて本願発明を構成することは困難である旨主張する。
しかしながら、甲第６号証によれば、第１刊行物には、「従来、半導体記憶装置においては予備の救済ビット線を設けておき、製造段階で発生した固定欠陥ビット線を救済ビット線に置換することにより固定欠陥ビット線を救済して装置の歩留りを向上させるようにしたものがある。しかしながらこのような構成の半導体記憶装置においては、欠陥ビットを専用回路やレーザ装置等により救済ビットに置換するものであるため、製造段階で生じた固定欠陥ビットは救済できるが、α線等の入射により生じる非固定的ビット誤りに対してはその救済を全く行うことができないという欠点がある。本発明はこのような欠点を解決するためになされたもので、その目的は固定的欠陥ビットおよび非固定的欠陥ビットの両方を救済し得るようにした半導体記憶装置を提供することにある。このために本発明による半導体記憶装置は、水平・垂直パリティチェック方式によるビット誤り訂正回路を内蔵させることにより、欠陥ビットの救済を行うようにしたものである。」（１頁右下欄９行ないし２頁左上欄７行）と記載されていることが認められる。この記載によれば、第１刊行物発明は、リダンダンシー回路が解決できないソフトエラーの問題を解決するためにリダンダンシー回路に代えてＥＣＣ回路を設けたというにすぎず、リダンダンシー回路について排除するか排除しないかの点については何ら言及していないものと認められる。そして、これら周知のリダンダンシー回路とＥＣＣ回路とを併用することに困難性があると認めることはできない。したがって、この点の原告の主張は採用できない。
さらに、原告は、第２刊行物は、単に「交代メモリ制御方式」について一般的に代替え用として使用される第２のメモリを用いることを記載しているにすぎない旨主張する。しかしながら、甲第４号証によれば、第２刊行物には、「高信頼度記憶装置を構成する場合、一般には１ビットエラー修正、２ビットエラー検出のエラー訂正機構（ＳＥＣ－ＤＥＤ）が設けられているが、上記のようなソフトエラーが頻発すると、このＳＥＣ－ＤＥＤコードでも十分な装置信頼度が得られなくなる。即ち、ソフト１ビットエラーが重なり、２ビット以上のエラーとなるケースが出てきたり、あるいは固定的なハード障害の１ビットエラーがあり、これにさらにソフト１ビットエラーが重なり、２ビット以上のエラーになるケースが生じてくるからである。」（２頁左下欄９行ないし１９行）、「本発明は上記欠点を解決し、ソフトエラーが頻発する装置においても交替メモリの容量を増やすことなく、かつ高信頼度記憶装置を実現することを目的とし、」（３頁左上欄５行ないし８行）、「交替メモリが使われていないときは、ＭＤおよびＭＣのそれぞれの読出しデータＬ４、Ｌ５は読出しデータ選択回路ＲＳにおいて、交替メモリＭＡの読出しデータＬ１０と切り換えられることなく、Ｌ６として読出しデータ修正回路ＤＣへ送られると共にシンドローム計算回路ＳＧに送られる。ＳＧにおいてシンドロームが計算され、もしエラーが検出された場合にはそのエラーシンドローム信号Ｌ７を第１のデコーダＤＥＣ<１>に送る。ＤＥＣ<１>においてはその誤りビット位置を識別し、その誤りビット指摘信号Ｌ８をＤＣに送り、Ｌ６の誤りビット位置のデータがこのＤＣで修正され、その修正されたデータが外部装置へ転送されるわけである。」（３頁右上欄１９行ないし左下欄１２行）と記載されていることが認められ、この記載によれば、第２刊行物発明は、そもそもＥＣＣ回路に関するものであると認められる。さらに、甲第４号証によれば、第２刊行物には、「該第１のメモリにおいてエラーが発生したとき第１のメモリのエラー発生位置の代替え用として使用される第２のメモリを有する記憶装置において、上記第１のメモリの読出し動作においてエラーが発生したとき該データエラーが再書込みにより修復可能なエラーであるか否かを判別する手段をもうけ、上記エラーを修復可能なエラー以外のエラーと判別したときのみ、上記第１のメモリの当該エラービット位置の代替えとして上記第２のメモリを使用することを特徴とする。」（３頁左上欄１０行ないし２０行）、「ＷＳは外部装置からのメモリへの書込みデータＬ１と読出しデータ修正回路ＤＣの出力Ｌ９とを切換える書き込みデータ選択回路である。」（３頁右上欄８行ないし１０行）、「このＳＭにおいては、次の読出し動作で生じたエラーシンドロームと前に記憶していたエラーシンドロームを比較する回路と、両方のシンドロームが一致したとき、該シンドロームを交替シンドロームして記憶する回路を有している。」（３頁左下欄１５行ないし２０行）と記載されていることが認められ、この記載によれば、第２刊行物には、ＥＣＣ回路に予備メモリ（交替メモリＭＡ）を設けること、すなわち、ＥＣＣ回路とリダンダンシー回路を組み合わせたものが開示されていることが認められる。したがって、第２刊行物は単に「交代メモリ制御方式」について一般的に代替え用として使用される第２のメモリを用いることを記載しているにすぎない旨の原告の主張は、採用できない。
<３> したがって、原告主張の取消事由３は理由がない。
(3) 取消事由４（相違点２についての判断の誤り）について
相違点１についての判断の誤り（取消事由３）が認められないことは、上記(2)に説示したとおりであるから、相違点１についての判断の誤りがあることを前提とする原告主張の取消事由４は、理由がない。
(4) 取消事由５（相違点３についての判断の誤り）について
本願発明が「高歩留でソフトエラーに対する信頼性が向上するばかりでなく、書き込みおよび読み出しに対する制御が簡単になる」という効果、具体的には「高歩留かつソフトエラーに対する信頼性が向上するとともに、対応した行に配設されたメモリセル部における複数のメモリセルとパリティセル部における複数のパリティセルとを、ワード線によって一括して選択することができ、メモリセル部とパリティセル部への情報の書き込みおよびメモリセル部とパリテイセル部からの情報の読み出しが簡単になり、書き込みおよび読み出しに対する制御が簡単になる。」いうメモリセル部とパリティセル部に与えられる効果は、本願発明の構成から当然予測できる程度の効果であると認められるから、原告主張の取消事由５は理由がない。
(5) 取消事由１（手続上の違法）について
第１刊行物に記載された技術事項が周知の事項であることは、前記(2)<１>に説示のとおりである。そして、甲第１号証によれば、審決には、「第１刊行物発明に記載されるソフトエラーチェックが半導体メモリにおいて慣用されている機能であり、」（１７頁１７行ないし１９行）と記載されていることが認められ、第１刊行物に記載された技術事項が周知であることは審決書にも明記されていると認められる。
そうすると、第１刊行物発明を拒絶理由通知で示さなかったことをもって、特許法１５９条２項、５０条に違反するとまでは解することはできない。
したがって、原告主張の取消事由１は理由がない。
３ よって、原告の本訴請求は理由がないから棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法８９条を適用して、主文のとおり判決する。
（裁判長裁判官 伊藤博 裁判官 濱崎浩一 裁判官 市川正巳）